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CMOS - Taller Septiembre 27

Simulacion del ejemplo 4,1





In [5]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/fig-4-1-9.png'))
  • Bogotá 20 de Noviembre de 2015
  • Simulación ejemplo 4.1-1 Allen
  • Universidad Nacional de Colombia 2016
  • CMOS Analógico
  • Grupo Jorge Garzón, Esteban Iafrancesco A

A partir de la figura 4.1-9 del Allen, se definene los nodos VS, 0, VCL CL, CGD0, CGS0, CCH1=CCH/2, CCH2=CCH/2 VDD y RCH.

VDD VDD 0 DC 5 AC 0 VS VS 0 DC 1 AC 0 VCL VCL 0 RCH VS VCL 1000 CL VCL 0 200f CGD0 VDD VS 220p CGS0 VDD VCL 220p CCH1 VDD VS 0.76p CCH2 VDD VCL 0.76p

** .model level1 nmos LEVEL=1 Vto=0.7 KP=120u LAMBDA=0.01 U0=660

.MODEL level3 NMOS

  • TOX =200E-10
  • PHI =0.7
  • UO =650
  • KP =120E-6
  • RSH = 0
  • XJ =500E-9
  • CGDO =200E-12
  • CJ =400E-6
  • CJSW =300E-12 LEVEL = 3
  • NSUB =1E17
  • VTO =0.8
  • ETA = 3.0E-6
  • VMAX =1E5
  • NFS =1E12
  • LD = 100E-9
  • CGSO =200E-12
  • PB = 1
  • MJSW =0.5
  • GAMMA = 0.5
  • DELTA = 3.0
  • THETA = 0.1
  • KAPPA = 0.3
  • TPG = 1
  • CGBO =1E-10
  • MJ =0.5

.control OP show all DC VCL 0 5 0.1 ** plot V(SOURCE) .endc

Simulacion de la figura 4,1,12 para llegar a la grafica de la figura 4,1,13





In [12]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/fig-4-1-12.png'))



    


















    























In [13]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/fig-4-1-13.png'))

SIMULACION CON NIVEL=1 Archivo de ngspcie Fig-4-1-12_13_level-1.cir:

  • Simulación Circuito De las figuras 4,1,12_13 CMOS Switch Level 1
  • Universidad Nacional de Colombia 2016
  • CMOS Analógico
  • Grupo Jorge Garzón, Esteban Iafrancesco A

VDD VDD 0 DC 5 AC 0 Vin Vin 0 DC 3 AC 0 RL RLo 0 0.00000001 VRL DRAIN RLo DC 0 AC 0 M1 DRAIN VDD Vin 0 nmoslevel1 W=17 L=16 M2 DRAIN 0 Vin 0 pmoslevel1 W=17 L=16

.model nmoslevel1 nmos LEVEL=1 Vto=0.8 KP=120u LAMBDA=0.01 U0=650 .model pmoslevel1 pmos LEVEL=1 Vto=-0.9 KP=40u LAMBDA=0.0125 U0=250

.control set color0 =white set color1=black op show all dc vin 0 5 0.01 plot vin/i(vrl) .endc





In [14]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/sim-fig-4-1-12-level1.png'))

SIMULACION CON NIVEL=3 Archivo de ngspcie Fig-4-1-12_13_level-3.cir:

  • Simulación Circuito De las figuras 4,1,12_13 CMOS Switch Level 3
  • Universidad Nacional de Colombia 2016
  • CMOS Analógico
  • Grupo Jorge Garzón, Esteban Iafrancesco A

VDD VDD 0 DC 5 AC 0 Vin Vin 0 DC 3 AC 0 RL RLo 0 0.00000001 VRL DRAIN RLo DC 0 AC 0 M1 DRAIN VDD Vin 0 nmoslevel3 W=17 L=16 M2 DRAIN 0 Vin 0 pmoslevel3 W=17 L=16

.model nmoslevel3 nmos LEVEL=3 Vto=0.7 KP=110u LAMBDA=0.04 phi=0.7 gamma=0.4 DELTA=2.4 U0=660 ETA=0.1 KAPPA=0.15 THETA=0.1 NSUB=3E16 TOX=140E-10 XJ=0.2u WD=0.2u LD=0.016u NFS=7E11 cgso=220p cgdo=220p cgbo=700p cj=770u cjsw=380p mj=0.5 mjsw=0.38 .model pmoslevel3 pmos LEVEL=3 Vto=-0.7 KP=50u LAMBDA=0.05 phi=0.8 gamma=0.57 DELTA=1.25 U0=210 ETA=0.1 KAPPA=2.5 THETA=0.1 NSUB=6E16 TOX=140E-10 XJ=0.2u WD=0.2u LD=0.015u NFS=6E11 cgso=220p cgdo=220p cgbo=700p cj=560u cjsw=350p mj=0.5 mjsw=0.35

.control set color0 =white set color1=black op show all dc vin 0 5 0.01 plot v(vin,rlo)/i(vrl) .endc





In [2]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/sim-fig-4-1-12-level3.png'))

Simulacion del ejercicio 4.1.13





In [18]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/4-1-13.png'))

SIMULACION CON NIVEL=3 Rampa lenta !! Archivo de ngspcie Ejerc-4-1-13_level-3.cir:

  • Simulación Circuito Del ejercicio 4,1-13 CMOS Switch Level 3
  • Usando parametros de las tablas 3.1-2 y 3.2-1
  • Universidad Nacional de Colombia 2016
  • CMOS Analógico
  • Grupo Jorge Garzón, Esteban Iafrancesco A
  • PULSE ( V1 V2 TD TR TF PW PER )

VDD VDD 0 PULSE(0 5 0 2NS 2NS 50NS 100NS ) VDD_2 VDD_2 0 PULSE(5 0 0 2NS 2NS 50NS 100NS ) Vin Vin 0 DC 2.5 AC 0 C1 c1o 0 1p VC1 swo c1o DC 0 AC 0 M1 swo VDD_2 Vin 0 nmoslevel3 W=1 L=1 M2 Vin VDD swo 0 pmoslevel3 W=1 L=1

.model nmoslevel3 nmos LEVEL=3 Vto=0.7 KP=110u LAMBDA=0.04 U0=650 gamma=0.4 phi=0.7 cgso=220p cgdo=220p cgbo=700p cj=770u cjsw=380p mj=0.5 mjsw=0.38 .model pmoslevel3 pmos LEVEL=3 Vto=-0.7 KP=50u LAMBDA=0.05 U0=250 gamma=0.57 phi=0.8 cgso=220p cgdo=220p cgbo=700p cj=560u cjsw=350p mj=0.5 mjsw=0.35

.tran .1ns 200ns

.control set color0 =white set color1=black run plot vdd vdd_2 v(c1o) .endc

Voltajes en los Gates de los transistores, Voltaje en el Capacitor Cl, con rampa lenta y nivel 3:





In [19]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/VCL-slow.png'))

SIMULACION CON NIVEL=3 Rampa rapida !! Archivo de ngspcie Ejerc-4-1-13_level-3.cir:

  • Simulación Circuito Del ejercicio 4,1-13 CMOS Switch Level 3
  • Usando parametros de las tablas 3.1-2 y 3.2-1
  • Universidad Nacional de Colombia 2016
  • CMOS Analógico
  • Grupo Jorge Garzón, Esteban Iafrancesco A
  • PULSE ( V1 V2 TD TR TF PW PER )
  • VDD VDD 0 PULSE(0 5 0 2NS 2NS 50NS 100NS )
  • VDD_2 VDD_2 0 PULSE(5 0 0 2NS 2NS 50NS 100NS )

VDD VDD 0 PULSE(0 5 0 0.2NS 0.2NS 50NS 100NS ) VDD_2 VDD_2 0 PULSE(5 0 0 0.2NS 0.2NS 50NS 100NS ) Vin Vin 0 DC 2.5 AC 0 C1 c1o 0 1p VC1 swo c1o DC 0 AC 0 M1 swo VDD Vin 0 nmoslevel3 W=1 L=1 M2 Vin VDD_2 swo 0 pmoslevel3 W=1 L=1

.model nmoslevel3 nmos LEVEL=3 Vto=0.7 KP=110u LAMBDA=0.04 U0=650 gamma=0.4 phi=0.7 cgso=220p cgdo=220p cgbo=700p cj=770u cjsw=380p mj=0.5 mjsw=0.38 .model pmoslevel3 pmos LEVEL=3 Vto=-0.7 KP=50u LAMBDA=0.05 U0=250 gamma=0.57 phi=0.8 cgso=220p cgdo=220p cgbo=700p cj=560u cjsw=350p mj=0.5 mjsw=0.35

.tran .1ns 200ns

.control set color0 =white set color1=black run plot vdd vdd_2 v(c1o) .endc

Voltajes en los Gates de los transistores, Voltaje en el Capacitor Cl, con rampa rapida y nivel 3:





In [20]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/VCL-fast.png'))

SIMULACION CON NIVEL=1 Archivo de ngspcie Ejerc-4-1-13_level-3.cir:

  • Simulación Circuito Del ejercicio 4,1-13 CMOS Switch Level 3
  • Usando parametros de las tablas 3.1-2 y 3.2-1
  • Universidad Nacional de Colombia 2016
  • CMOS Analógico
  • Grupo Jorge Garzón, Esteban Iafrancesco A
  • PULSE ( V1 V2 TD TR TF PW PER ) VDD VDD 0 PULSE(0 5 0 2NS 2NS 50NS 100NS ) VDD_2 VDD_2 0 PULSE(5 0 0 2NS 2NS 50NS 100NS )

VDD VDD 0 PULSE(0 5 0 0 0 50NS 100NS )VDD_2 VDD_2 0 PULSE(5 0 0 0 0 50NS 100NS ) Vin Vin 0 DC 2.5 AC 0 C1 c1o 0 1p VC1 swo c1o DC 0 AC 0 M1 swo VDD Vin 0 nmoslevel1 W=1 L=1 M2 Vin VDD_2 swo 0 pmoslevel1 W=1 L=1

.model nmoslevel1 nmos LEVEL=1 Vto=0.7 KP=110u LAMBDA=0.04 U0=650 gamma=0.4 phi=0.7 cgso=220p cgdo=220p cgbo=700p cj=770u cjsw=380p mj=0.5 mjsw=0.38 .model pmoslevel1 pmos LEVEL=1 Vto=-0.7 KP=50u LAMBDA=0.05 U0=250 gamma=0.57 phi=0.8 cgso=220p cgdo=220p cgbo=700p cj=560u cjsw=350p mj=0.5 mjsw=0.35

.tran .1ns 1000ns

.control set color0 =white set color1=black run plot vdd vdd_2 v(c1o) .endc

Voltajes en los Gates de los transistores, Voltaje en el Capacitor Cl, con rampa lenta y nivel 1 (no hay diferencia notable con rampa rapida):





In [21]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/VCL-level1.png'))

Simulacion del ejercicio 4.1.14





In [2]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/circuito4.1.14.png'))

SIMULACION Level=1 Archivo de ngspcie ejercicio4.1.14.cir:

  • Bogotá 20 de Noviembre de 2016
  • Simulación ejercicio 4.1-14 Allen
  • Switch de cuatro transistores con RL = 1kOhm
  • Universidad Nacional de Colombia 2016
  • CMOS Analógico
  • Grupo Jorge Garzón, Esteban Iafrancesco A

**

VIN N1 0 DC 9 AC 0 M1 N3 N1 N5 0 nmos W=6 L=2 M2 N4 N6 N5 0 nmos W=6 L=2 M3 N3 N1 N2 0 nmos W=6 L=2 M4 N4 N6 N2 0 nmos W=6 L=2 VOUT N6 0 RL N6 0 1000 ICONTROL N5 N2 DC 0.0002 AC 0

.model nmos nmos LEVEL=1 Vto=0.75 KP=120u LAMBDA=0.01 U0=650

.control OP show all .endc





In [3]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/simulacion4.1.14.png'))

Simulacion del ejercicio 4.3-6





In [22]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/4-3-6.png'))

SIMULACION CON NIVEL=3 Archivo de ngspcie Ejerc-4-3-6_level-3.cir:

  • Simulación Circuito Del ejercicio 4,3-6 CMOS Current mirror
  • Usando parametros de la tabla 3.4-1
  • Universidad Nacional de Colombia 2016
  • CMOS Analógico
  • Grupo Jorge Garzón, Esteban Iafrancesco A

VDD vd 0 DC 5 AC 0 IAA 0 GATE_M2 DC 5u AC 0 IBB 0 GATE_M1 DC 5u AC 0 RL vd DRAIN_M2 100k M1 DRAIN_M1 GATE_M1 0 0 nmoslevel3 W=4 L=1 M2 DRAIN_M2 GATE_M2 DRAIN_M1 0 nmoslevel3 W=4 L=1 M3 GATE_M1 GATE_M1 0 0 nmoslevel3_2 W=4 L=1 M4 GATE_M2 GATE_M2 0 0 nmoslevel3_2 W=1 L=1

.model nmoslevel3 nmos LEVEL=3 Vto=0.7 KP=110u LAMBDA=0.04 phi=0.7 gamma=0.4 DELTA=2.4 U0=660 ETA=0.1 KAPPA=0.15 THETA=0.1 NSUB=3E16 TOX=140E-10 XJ=0.2u WD=0.2u LD=0.016u NFS=7E11 cgso=220p cgdo=220p cgbo=700p cj=770u cjsw=380p mj=0.5 mjsw=0.38 .model nmoslevel3_2 nmos LEVEL=3 Vto=0.7 KP=55u LAMBDA=0.04 phi=0.7 gamma=0.4 DELTA=2.4 U0=660 ETA=0.1 KAPPA=0.15 THETA=0.1 NSUB=3E16 TOX=140E-10 XJ=0.2u WD=0.2u LD=0.016u NFS=7E11 cgso=220p cgdo=220p cgbo=700p cj=770u cjsw=380p mj=0.5 mjsw=0.38

.control set color0 =white set color1=black op show all dc vdd 0 5 0.01 plot -i(vdd) .endc

Grafico de la corriente de salida del circuito Iout vs Vout para la fuente de corriente disenada





In [23]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/sim-4-3-6.png'))

Diseño en electric del circuito: Archivo Ej-4-3-6.jelib





In [1]:



    


from IPython.core.display import Image, display
display(Image(url='images/taller-sept-27/electric.png'))

Content source: jagarzone6/cmos

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